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 大型RISC處理器設計培訓班 |
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| 每期人數限3到5人。 |
| 上課時間和地點 |
| 上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈 最近開課時間(周末班/連續班/晚班）：大型RISC處理器設計培訓班：2025年12月15日..以質量贏得尊重..節假日班搶訂中...直播、現場培訓皆可....專業、用心....--即將開課-----即將開課，歡迎垂詢 |
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第1章 概述 第2章 VLSI電路設計 2.1 工藝技術基礎和電路設計風格 2.2 設計流程 2.3 設計階段劃分 第3章 RISC處理器體系結構 3.1 簡單的RISC處理器 3.2 處理器體系結構的選擇 3.2.1 體系結構擴展技術 3.2.2 方案評估 3.2.3 設計方案技術小結 第4章 Verilog 簡短介紹 第5章 外部行為描述 5.1 RISC處理器如何工作 5.1.1 匯編器 5.1.2 測試板 5.2 指令集 5.2.1 LD/ST類裝載和存儲指令 5.2.2 CTR類跳轉指令 5.2.3 ALU類算術和邏輯指令 5.2.4 特殊類指令 5.2.5 綜合指令 5.2.6 中斷 5.3 基于Verilog HDL建模的指令解釋器 5.3.1 概述 5.3.2 組織結構 5.3.3 應用 5.4 測試方案詳細說明書 5.5 定量描述 第6章 處理器粗略結構的內部描述 6.1 數據流 6.1.1 指令在數據通路中的執行 6.1.2 數據通路的流水線 6.1.3 流水線執行方式的特性 6.2 時序 6.2.1 簡單的時鐘方案 6.2.2 總線協議 6.3 流水線級 6.3.1 流水線級的命名和設計 6.3.2 取指令級IF 6.3.3 指令譯碼級ID 6.3.4 執行級EX 6.3.5 存儲器訪問級MA 6.3.6 回寫級WB 6.3.7 流水線各級任務總結 6.4 Cache和寄存器堆 6.4.1 多功能Cache MPC 6.4.2 跳轉目的Cache 6.4.3 流水線中MPC和BTC的協同 6.4.4 寄存器堆 6.5 中斷的處理 第7章 粗略結構模型的流水線劃分 7.1 處理器CHIP 7.2 取指令單元IFU 7.2.1 I_BUS多選器 7.2.2 IFU_ADDR_BUS多選器 7.2.3 NPC_BUS多選器 7.2.4 跳轉目的Cache BTC 7.2.5 多功能Cache MPC 7.2.6 跳轉決策邏輯BDL 7.2.7 程序計數計算器PCC 7.2.8 流水級禁止邏輯PDL 7.2.9 指令譯碼邏輯IDL 7.2.10 串行模式控制器 SMC 7.2.11 擴展PC邏輯EPL 7.3 指令譯碼單元IDU 7.3.1 譯碼塊DG1 7.3.2 譯碼塊DG2 7.3.3 譯碼塊DG3 7.3.4 譯碼塊DG4 7.3.5 譯碼塊DG5 7.3.6 譯碼塊DG6 7.4 算術邏輯單元ALU 7.4.1 算術單元模型 7.4.2 LOGIC模型 7.4.3 SHIFT模型 7.5 存儲器訪問單元MAU 7.6 前推和寄存器單元FRU 7.6.1 寄存器地址譯碼器RAC 7.6.2 前推比較器CMP 7.6.3 前推選擇邏輯FSL 7.6.4 寄存器訪問邏輯RAL 7.6.5 數據和地址流水線 7.7 構建完整的處理器 第8章 門級模型綜合 8.1 由半導體生產商提供的庫 8.1.1 邏輯門 8.1.2 內部緩沖器 8.1.3 觸發器 8.1.4 鎖存器 8.1.5 輸入時鐘驅動器 8.1.6 輸入緩沖器 8.1.7 單向輸出緩沖器 8.1.8 雙向三態輸出緩沖器 8.1.9 測試用宏單元 8.1.10 宏單元：加法器 8.1.11 宏單元：移位器 8.1.12 宏單元：用戶定義的RAM庫 8.1.13 自主開發的庫單元：緩沖器 8.1.14 自主開發的庫單元： 觸發器 8.1.15 自主開發的庫單元：多選器 8.2 手工綜合 8.2.1 同步數據傳輸 8.2.2 帶組合邏輯的寄存器 8.2.3 寄存器流水線 8.2.4 多路數據選擇器 8.2.5 常數賦值 8.2.6 變量賦值 8.2.7 行為級描述的間接綜合 8.3 工具自動綜合 8.3.1 綜合工具 8.3.2 邏輯綜合的例子 8.4 一個較大的綜合實例 8.4.1 同步數據傳輸器 8.4.2 組合邏輯 8.4.3 數據選擇多選器 8.4.4 間接綜合 8.4.5 變量賦值 8.5 特殊情況： 異步總線協議 8.6 統計數據和設計經驗 8.7 門級模型的仿真和優化 8.7.1 驗證 8.7.2 優化 8.7.3 時序仿真 第9章 測試、可測性設計、測試儀以及測試板 9.1 錯誤模型和錯誤覆蓋率 9.2 自動測試儀（ATE） 9.2.1 測試儀的配置和操作 9.2.2 格式和模版 9.3 可測性設計 9.3.1 用于存儲器測試的多選器 9.3.2 掃描通路 9.3.3 信號分析 9.3.4 半導體制造商的測試電路 9.4 功能測試 9.5 測試數據導出 9.5.1 所需的測試方案和測試塊 9.5.2 三態、靜態電流、工藝和存儲器測試 9.5.3 功能測試 9.5.4 評估測試方案 9.5.5 ATE測試數據的準備 9.6 ATE測試儀 9.6.1 DUT卡的設置 9.6.2 開始測試 9.6.3 測試結果 9.7 測試板 9.7.1 底板 9.7.2 PC接口卡和總線接口卡 9.7.3 存儲卡 9.7.4 CPU卡 9.7.5 評估 9.8 結論 第10章 總結和展望 10.1 效率和復雜度 10.2 用狀態圖和轉換圖進行大型VLSI設計的設計描述、分析和仿真 10.3 錯誤模型和HDL的測試方案 第11章 Verilog HDL建模 11.1 EBNF格式語法 11.2 Verilog語句 11.2.1 結構語句 11.2.2 變量聲明 11.2.3 操作符 11.2.4 程序控制 11.2.5 其它語句 11.2.6 VerilogXL 語句 11.3 基本建模概念 11.3.1 仿真器的并行執行原理和事件控制機制 11.3.2 時序控制 11.3.3 層次化建模和實例化 11.3.4 行為和結構建模 11.3.5 變量陣列 11.3.6 模型和組 11.3.7 雙向通信 11.3.8 一些實用編程指南 11.4 實例 11.4.1 簡單的流水線 11.4.2 復雜的流水線 11.4.3 ASIC處理器的行為級模型 11.4.4 ASIC處理器的結構化模型 11.5 語句的EBNF語法 |